논리회로를 보다 갑자기 뇌정지가 발생했다.어떻게 피드백 신호가 다음 입력까지 유지되는 거지? 클럭 펄스가 사라지면 AND GATE의 인풋 값이 달라지고, 그러면 이전 Q 값이 달라지는 것 아닌가? 게이트 회로에서 유지시켜주는 장치가 따로 있나? 아니면 값이 사라지기 전에 바로 다음 입력을 받는 것인가? 근데 이건 말이 안 되는데.. 결과적으로 간단한 문제였다.=> 클럭 신호를 받는 AND GATE는 신호가 0일 때, 각각 0을 출력하고, 이 값은 S-R Latch의 입력 값으로 사용된다. 이 때 출력은 이전 상태를 유지하기 때문에 문제가 발생하지 않는다.JK Flip-Flop 은 S-R Latch의 진화형태라는 것을 인지하고 있었다면 왜 그런지 쉽게 알았을 것이다. 적색 상자 부분이 S-R Latch이다..
